|
Dars raqami Dizayn tillari. Sxema dizayn tillari SystemC, Verilog va vhdl. Verilog tilining asosiy konstruksiyalari
|
| bet | 1/4 | | Sana | 14.12.2022 | | Hajmi | 101.96 Kb. | | #34783 |
Bog'liq Dars raqami Dizayn tillari. Sxema dizayn tillari SystemC, Verilo(1) 632685, AHOLINING ISH BILAN BANDLIGI VA ISHSIZLIK mundarijalik, Bozor iqtisodiyotiga o`tishning milliy modellari, Ижтимоий, 3.2. Биоинформатика самый последн вариант2, 1 amaliy ish, Asadbek Muxtorov taqriz, 1, bayonnoma 4-maktab 2022, betlik 2022, big data MT, 2-mavzu 11, big-data-shpar-конвертирован, Termopara , Akbarova STILISTIKA.
Dars raqami 2. Dizayn tillari. Sxema dizayn tillari SystemC, Verilog va VHDL. Verilog tilining asosiy konstruksiyalari.
Reja: 1) Dizayn tillari.
2) Verilog tilining asosiy konstruksiyalari.
Sxemalarni loyihalash tillari - bu apparat tavsiflash tillari (HDL). Bir nechta apparat tavsif tillari mavjud: SystemC, Verilog va VHDL , lekin faqat ikkitasi mashhur - VHDL va Verilog . Bunday tillar yordamida biz sxemaning kirish, chiqish va harakatini tasvirlaymiz. Ularni FPGA bilan birgalikda ishlatib , biz juda ko'p sonli sxemalarni yaratishimiz mumkin. Shuningdek, ushbu tillarni apparatga bog'lanmasdan, oddiygina sxemaning harakatini taqlid qilish va uning ishlashini baholash orqali foydalanish mumkin. FPGA FPGAlar davridan oldin , raqamli elektron prototiplash ushbu sxemaning har bir komponentini (mantiqiy elementlar, multipleksorlar va boshqalar) sotib olishni va bu elementlarni ko'pincha prototiplash taxtasida jumperlar bilan ulashni anglatadi. Ammo FPGA , LED va tugmachalarga ega Verilog platasi tufayli biz sxemamizning funksionalligini tez va oson tekshirishimiz mumkin. FPGA sizning raqamli sxemangiz uchun bo'sh varaqdir. Xilinx kabi IDElar ISE dizayn Suite sizning "yuqori darajadagi" Verilog kodingizni bit oqimiga aylantiradi, bu FPGA harakatini aniqlaydi . Shuning uchun, multipleksorlar va boshqa elementlarni sotib olish o'rniga, biz kod yozamiz va qaysi FPGA pinlari kirish va qaysi chiqish bo'lishini aniqlaymiz. Modullarga bo'lingan Verilog kodi sxemada nima sodir bo'lishi kerakligini va UCF faylini tavsiflaydi ( foydalanuvchi Cheklov Fayl ) chipga har bir pin qanday funktsiyaga ega ekanligini aytadi. FPGA -da kirish yoki chiqish bo'lib xizmat qilishi mumkin bo'lgan juda ko'p sonli pinlar mavjud va bizning dizayn vazifamiz tugallangan deb hisoblanishi uchun biz qaysi pinlardan foydalanishimizni aniqlashimiz kerak. Misol uchun, pin G 12 doskadagi LEDga ulangan, shuning uchun uni chiqish sifatida belgilash mantiqan to'g'ri keladi. Agar siz ushbu LED bilan ishlash uchun LED o'zgaruvchisini yaratsangiz , u holda UCF faylida uni shunday qilishingiz kerak bo'ladiki, koddagi LED eslatmasi darhol G 12 chiqishiga tegishli bo'lishi kerak.O'zgaruvchilar nomlariga ongli ravishda murojaat qilish kerak.
Verilogdagi birinchi loyiha
Bu kod emas, balki loyiha! Bu jarayon dasturlashga o'xshash bo'lsa-da, natijada dastur emas, balki ma'lum bir sxema. Verilog haqida bir nechta narsalarni e'tiborga olish kerak. Bu til katta-kichik harflarga sezgir. Ya'ni, katta harflar va kichik harflar boshqa narsalardir. Shuningdek, siz chekinishga e'tibor berishingiz kerak, garchi quyidagi misol buni ko'rsatmasa ham, lekin katta kodda bu sezilarli. Kompilyator va ishlab chiqish muhiti noto'g'ri formatlangan kodni "yutadi", ammo yomon uslub tushunmovchilik va mumkin bo'lgan xatolar manbai bo'ladi. Shunday qilib , Verilogda "Salom, dunyo " :
vaqt shkalasi 1ns / ps
//bu Verilog modulidagi sharh hello_ world (
kirish kaliti [0], kirish kaliti [1], chiqish led ); belgilash led = switch[0] & ~switch[1]; endmodul
|
| |
