Celularne strukture in sistemi 2007 naloga (vhdl)

Napišite kodo v VHDL (ali Verilogu) za eno-dimenzionalno polje celularnih avtomatov dolžine n=19 na problemu gostote. Opravite logično simulacijo. Po možnosti vezje realizirajte s Xilinx FPGA (Spartan).

• 
  S signalom (tipko) reset vezje resetiramo.
  
• 
  Pri mode = '1' naj se vsebina n-bitnega registra q spreminja s frekvenco ure (oscilatorja) kot LFSR psevdo-naključni generator.
  

q₀(t+1) = not ( q₀(t) xor q₁(t) xor q₅(t) xor q₁₈(t) )

q₁(t+1) = q₀(t)

q₂(t+1) = q₁(t)

...

q₁₇(t+1) = q₁₆(t)

• 
  Ko tipko mode spustimo (mode = '0'), se register obnaša kot celularni avtomat s pravilom GKL:
  

Če q_i(t) = 0:

q_i(t+1) = majority(q_i(t), q_i-1(t), q_i-3(t))

Če q_i(t) = 1:

• 
  Obenem naj se izpisuje število enic v trenutnem (ali v prejšnjem) stanju CA.