Celularne strukture in sistemi
2007
2. naloga (VHDL)
Napišite kodo v VHDL (ali Verilogu) za eno-dimenzionalno polje celularnih avtomatov dolžine n=19 na problemu gostote. Opravite logično simulacijo. Po možnosti vezje realizirajte s Xilinx FPGA (Spartan).
-
S signalom (tipko) reset vezje resetiramo.
-
Pri mode = '1' naj se vsebina n-bitnega registra q spreminja s frekvenco ure (oscilatorja) kot LFSR psevdo-naključni generator.
q0(t+1) = not ( q0(t) xor q1(t) xor q5(t) xor q18(t) )
q1(t+1) = q0(t)
q2(t+1) = q1(t)
...
q17(t+1) = q16(t)
q18(t+1) = q17(t)
-
Ko tipko mode spustimo (mode = '0'), se register obnaša kot celularni avtomat s pravilom GKL:
Če qi(t) = 0:
qi(t+1) = majority(qi(t), qi-1(t), qi-3(t))
Če qi(t) = 1:
qi(t+1) = majority(qi(t), qi+1(t), qi+3(t))
Pri realizaciji s FPGA je primerno bodisi upočasniti uro (oscilator na ploščici ima frekvenco približno 32kHz), bodisi vezati prehode stanj na pritisk tipke.
-
Obenem naj se izpisuje število enic v trenutnem (ali v prejšnjem) stanju CA.
|
