Ko’p yadroli prosessorlarning birinchi arxitekturasi Intel Sorye modelida amalga oshirilgan. 2.23-rasmda bu prosessorning ikki yadrosining funksiyasi keltirilgan va bir sikl ishlov berishning bajarilish bosqichlari bayon etilgan. Rasmdan ko’rinib turibdiki yadrolarning funksiyalari bir xil. Bu arxitekturaning ajralib turadigan o’ziga xos xususiyatlari hisoblanadi:
14 ta bosqichli konveyer yordamida to’rttagacha buyruqlarni dinamik bajarilishi;
ichki registrlar va kesh-xotirani intellektual boshqarish (L2 kesh-xotirani prosessorning har ikkala yadrolari bilan birgalikda ishlatish);
multimedia buyruqlarining yaxshilangan qayta ishlanishi, prosessorning bir sikli davomida multimediali ishlov berishning ko’plab tarkibiy 128 bitli buyruqlarining bajarilishi.
Arxitekturaning amaliy ishlatilishiga misol bo’lib 2.24-rasmda tasvirlangan Intel Sorye2 prosessorining struktura sxemasi xizmat qilishi mumkin. Tasvirlangan sxemada avvalgi rasmda ko’rib chiqilgan dasturning bajarilishini mantiqiy o’ziga xos xususiyatlari aks ettirilgan.
Intel Sorye 2 prosessori L2 kesh-xotiraga yuklashni ta’minlaydigan tizim shinasi (System Bus) orqali kompyuterning boshqa komponentlari bilan o’zaro aloqa qiladi. Ishlatiladigan dasturning buyruqlari L2 dan o’qiladi, translyasiyalanadi va taqsimlashlarni oldindan aytish va buyruqlarning kelish tartiblarini o’zgartirish maqsadida dastlabki dekodlashdan (Pre Decode) o’tadi. Keyin buyruqlar L1 keshga (Instruction Queue) beriladi, bu yerda ulardan yangidan shakllantirilgan navbat tashkil etiladi, so’ng dekoderga (Decode) uzatiladi. Dekodlash natijasida buyruqlar konveyerli bajarilishning mos pog’onalari uchun mikrooperasiyalarga o’zgartiriladi. Har bir buyruqning mikroinstruksiyalari saqlanadi. Dekodlash va mikroinstruksiyalar kodlari shakllantirilganidan keyin bajarilish bosqichi boshlanadi.
Dastlab qo’shimcha registrlarni qayta nomlash va taqsimlash (Rename) va mikrooperasiyalarni mos qayta tartiblash (Re Order Buffer), mikrooperasiyalarni parallel bajarishini ishlatilishi mumkin bo’lgan ularning kelish tartibini o’zgartirish amalga oshadi. Bajaruvchi bloklar bo’yicha mikroinstruksiyalarni rejalashtirish va taqsimlashni rejalashtirgich (Scheduler) bajaradi, mikrooperasiya natijasida funksional qurilmalar beshta portlaridan biriga beriladi. Ikki port orqali (arifmetik-mantiqiy qurilma - A), ya’ni har bir portlar bo’yicha doimiy xotiradan (Flood Point Unit-F) ma’lumotlarni yozish (Store-S) va o’qish (Leod-L) uchun mo’ljallangan bajaruvchi bloklarga yuklash amalga oshiriladi.
Rasmda tasvirlangan eng pastki blok L1 kesh-ma’lumotlarga va operativ xotiradagi ma’lumotlarga murojaat etishni ishlatish uchun mo’ljallangan (D-Cache, D-TLB). D-TLB bog’lamasi (Translation Look Side Buffer) xotira sahifalarining virtual manzillarini fizik manzillarga translyasiyalash uchun mo’ljallangan.
Prosessorning tuzilish sxemasida mikroinstruksiyalar va mos ma’lumotlar ko’rsatilgan beshta portlar orqali beriladigan bajaruvchi bloklar ko’rsatilmagan. Bajaruvchi qurilmalarda mikrooperasiyalarni bevosita bajarilishi jarayoni konveyerning keyingi darajalarida amalga oshadi, bu yerda o’qish, dekodlash va buyruqlarni tartiblashtirish pog’onalari va mos mikroinstruksiyalar ko’rsatilgan. Ishlov berish konveyerning keyingi bosqichlarida operandlarni o’qish (D-Cache va B-TLB), ishlov berish operasiyalarining bajarilish va L1 xotiraga natijalarni yozish bo’lib o’tadi. Intel Core arxitekturasida konveyerning samarali uzunligi 14 ta pog’onalarni tashkil etadi.
|
